Seminar OpenTitan – SoC-Integration mit TL-UL, TopGen und RegGen

OpenTitan-IP wird nicht durch das Kopieren einzelner RTL-Dateien integriert. Adressräume, Register, Busverbindungen, Clock und Reset, Interrupts, Alerts, Pins, Zugriffsregeln und Softwareheader müssen aus konsistenten Beschreibungen erzeugt und gemeinsam verifiziert werden.

Das Seminar folgt einem vollständigen Integrationspfad von der IP- und Top-Level-Konfiguration über generierte Artefakte bis zur Simulation und Firmwareanbindung. Änderungen werden kontrolliert regeneriert, geprüft und in eine reproduzierbare Integrationsfreigabe überführt.

Inhaltsübersicht

• Seminarziel
• Zielgruppe
• Voraussetzungen
• Lernziele
• Seminarinhalte
  • Integrationsmodell und Artefaktkette
  • TL-UL-Grundlagen und Transaktionen
  • Adressraum und Interconnect
  • RegGen und Registermodell
  • TopGen- und IPGen-Konfiguration
  • Clock, Reset und Powergrenzen
  • Interrupts, Alerts und Eskalation
  • Pinmux, externe Schnittstellen und DFT
  • RACL und Zugriffssteuerung
  • Integrationsverifikation und Freigabe
• Praxisübungen

Seminarziel

OpenTitan-IP und Top-Level-Komponenten sollen mit den vorgesehenen Beschreibungs- und Generatorwerkzeugen konsistent integriert, an Hardware- und Softwaregrenzen geprüft und durch eine reproduzierbare Integrationsverifikation abgesichert werden können.

Zielgruppe

SoC- und RTL-Entwickler, Hardwarearchitekten, Integrationsingenieure, FPGA-Entwickler, Firmware-Integratoren, Verifikationsingenieure und technische Buildverantwortliche.

Voraussetzungen

Gute Kenntnisse in digitalem Hardwareentwurf und SystemVerilog, Erfahrung mit SoC-Bussen, Registern, Clock und Reset sowie grundlegende Linux-, Python- und Buildsystemkenntnisse.

Lernziele

• TL-UL-Verbindungen und Adressräume konsistent planen
• IP- und Top-Level-Beschreibungen in HJSON strukturiert bearbeiten
• TopGen-, RegGen- und IPGen-Artefakte reproduzierbar erzeugen
• Interrupts, Alerts, Clock, Reset, Pinmux und RACL integrieren
• Hardware- und Softwareartefakte gemeinsam verifizieren

Seminarinhalte

Schritt 1: Integrationsmodell und Artefaktkette

1. Quellbeschreibungen, Templates, Generatoren und erzeugte Dateien voneinander trennen
2. IP, Interconnect, Top-Level und Softwareartefakte als Abhängigkeitskette darstellen
3. Bearbeitbare Quellen und nicht manuell zu ändernde Generatausgaben kennzeichnen
4. Regeneration, Review und Commitreihenfolge für Änderungen festlegen

Schritt 2: TL-UL-Grundlagen und Transaktionen

1. Host-, Device-, Request- und Responsekanäle funktional zuordnen
2. Adress-, Daten-, Masken-, Opcode- und Fehlerinformationen im Transfer einordnen
3. Outstanding Requests, Source IDs und Antwortzuordnung nach Integrationsbedarf prüfen
4. Protokollfehler, Integritätsfehler und unzulässige Zugriffe in Testfällen abbilden

Schritt 3: Adressraum und Interconnect

1. IP-Adressbedarf, Alignment und Reserven erfassen
2. Adressbereiche konfliktfrei in die Top-Level-Struktur eintragen
3. TL-UL-Sockets, Adapter und Crossbars aus der Konfiguration ableiten
4. Unmapped-, Boundary- und Overlap-Zugriffe mit erwarteter Fehlerreaktion testen

Schritt 4: RegGen und Registermodell

1. Register, Felder, Zugriffsarten, Resetwerte und Beschreibungen in HJSON definieren
2. Shadowed, write-one-clear, hardware-updated und multireg-Fälle korrekt modellieren
3. RTL-, Dokumentations- und Softwareartefakte reproduzierbar erzeugen
4. Registermodell, DIF-Anforderungen und DV-RAL-Modell auf Konsistenz prüfen

Schritt 5: TopGen- und IPGen-Konfiguration

1. Instanzen, Parameter, Verbindungen und Abhängigkeiten im Top-Level beschreiben
2. Generatoraufruf und erzeugte RTL-, Package- und Datenartefakte nachvollziehen
3. Parametrisierte oder templatebasierte IP mit IPGen kontrolliert instanziieren
4. Konfigurationsänderungen durch Diff, Lint und Integrationsbuild validieren

Schritt 6: Clock, Reset und Powergrenzen

1. Clockdomänen, Quellen, Teiler und Gatinganforderungen erfassen
2. Resetbäume, Resetursachen und Freigabereihenfolgen dokumentieren
3. Domainübergänge, CDC und resetbezogene Randfälle identifizieren
4. Clock- oder Resetfehler mit Alert- und Wiederanlaufverhalten verbinden

Schritt 7: Interrupts, Alerts und Eskalation

1. Interruptquellen, IDs und Zielcontroller konsistent zuweisen
2. Recoverable und fatal Alerts den Alertkanälen zuordnen
3. Alert- und Eskalationspfade bis zur Systemreaktion verfolgen
4. Firmwareheader, Interrupttests und Alert-Injection gemeinsam prüfen

Schritt 8: Pinmux, externe Schnittstellen und DFT

1. MIO-, DIO- und Padzuordnung nach Top-Level-Anforderung planen
2. Peripheriesignale, Pullkonfiguration und Multiplexing kontrolliert verbinden
3. JTAG-, DFT- und Lifecycle-abhängige Pfade sicher abgrenzen
4. Board- beziehungsweise Packagezuordnung mit der generierten Konfiguration abgleichen

Schritt 9: RACL und Zugriffssteuerung

1. Initiatoren, Rollen und geschützte Adressbereiche erfassen
2. RACL-Policies konsistent in die Top-Level-Konfiguration eintragen
3. Erlaubte und verweigerte Hardware- sowie Softwarezugriffe testen
4. Fehlkonfigurationen, Defaultrollen und Umgehungspfade negativ prüfen

Schritt 10: Integrationsverifikation und Freigabe

1. Lint, Elaborierung, Simulation und grundlegende Softwaretests in eine Pipeline ordnen
2. Adress-, Register-, Interrupt-, Alert-, Clock- und Resettests automatisieren
3. Generierte Dateien auf sauberen, reproduzierbaren Stand prüfen
4. Integrationsnachweis mit Konfiguration, Build, Teststand und offenen Einschränkungen erstellen

Praxisübungen

1. Eine kleine IP-Instanz mit Adressbereich und TL-UL-Verbindung in einer Top-Konfiguration planen
2. Ein Registermodell definieren, generieren und gegen Software- sowie DV-Artefakte prüfen
3. Interrupt-, Alert-, Clock- und Resetverbindungen in einer Integrationscheckliste validieren
4. Eine RACL-Policy mit erlaubten und verweigerten Zugriffstests entwerfen
5. Eine vollständige Regeneration und Integrationsfreigabe anhand definierter Quality Gates durchführen