Ein dauerhaft tragfähiges RA-Sentinel-Ökosystem braucht Signalverarbeitungsbausteine, die nicht an einzelne Hersteller-IP oder kurzlebige Toolchain-Abhängigkeiten gebunden sind. Portable, offen nutzbare Verilog-Komponenten senken Eintrittsbarrieren und verbessern Wartbarkeit und Zukunftssicherheit. Das Seminar vermittelt, wie hardwaregebundene Bausteine identifiziert, abstrahiert und in portable, synthesefähige Verilog-Strukturen überführt werden können. Dabei stehen Lesbarkeit, Testbarkeit, Nachnutzbarkeit und langfristige Entwicklungsfähigkeit im Vordergrund.
Zielgruppe
Das Seminar richtet sich an fortgeschrittene FPGA- und Plattformteams, die RA-Sentinel nachhaltig ausbauen, für unterschiedliche Zielplattformen vorbereiten oder unabhängig von proprietären Abhängigkeiten weiterentwickeln möchten.
Vorkenntnisse
Erforderlich sind vertiefte Kenntnisse in Verilog, Simulation, Timing, Synthese und Toolchain-Verhalten. Erfahrung mit Refactoring, Modulgrenzen und Teststrategien erleichtert die Umsetzung stark.
Themenschwerpunkte
- Einordnung des Code-Liberation-Gedankens innerhalb einer nachhaltigen RA-Sentinel-Entwicklung
- Identifikation hardware- oder toolchain-spezifischer Abhängigkeiten in Signalverarbeitungsbausteinen
- Strategien zur Modularisierung, Schnittstellenbereinigung und besseren Lesbarkeit von Verilog-Code
- Aufbau portabler, synthesefähiger Alternativen zu proprietären oder schwer wartbaren Komponenten
- Validierungs- und Vergleichsstrategien für Funktion, Timing und Wiederverwendbarkeit
- Toolchain-Unabhängigkeit, Langfristigkeit und Community-Fähigkeit als Architekturziele
- Abwägung zwischen maximaler Portabilität, Performance und Entwicklungsaufwand
- Ableitung eines praktikablen Migrationspfads für bestehende FPGA-Teilprojekte
Praxisanteil
Praxisblöcke behandeln die Analyse bestehender Modulabhängigkeiten, die Planung portabler Schnittstellen, die Definition belastbarer Validierungsschritte und die Ableitung eines umsetzbaren Refactoring-Pfads.
Seminardetails
| Dauer: | 3 Tage ca. 6 h/Tag, Beginn 1. Tag: 10:00 Uhr, weitere Tage 09:00 Uhr |
| Preis: |
Öffentlich und Webinar: CHF 1.797 zzgl. MwSt. Inhaus: CHF 5.100 zzgl. MwSt. |
| Teilnehmeranzahl: | min. 2 - max. 8 |
| Teilnehmer: | FPGA-Entwickler, Open-Hardware-Teams, technische Architekten, Forschungs- und Plattformteams |
| Voraussetzungen: | Gute Kenntnisse in Verilog, FPGA-Toolchains, Synthese und Modultest |
| Standorte: | Basel, Bern, Luzern, Sankt Gallen, Winterthur, Zürich |
| Methoden: | Vortrag, Demonstrationen, praktische Übungen am System |
| Seminararten: | Öffentlich, Webinar, Inhaus, Workshop - Alle Seminare mit Trainer vor Ort, Webinar nur wenn ausdrücklich gewünscht |
| Durchführungsgarantie: | ja, ab 2 Teilnehmern |
| Sprache: | Deutsch - bei Firmenseminaren ist auch Englisch möglich |
| Seminarunterlage: | Dokumentation auf Datenträger oder als Download |
| Teilnahmezertifikat: | ja, selbstverständlich |
| Verpflegung: | Kalt- / Warmgetränke, Mittagessen (wahlweise vegetarisch) |
| Support: | 3 Anrufe im Seminarpreis enthalten |
| Barrierefreier Zugang: | an den meisten Standorten verfügbar |
| Weitere Informationen unter +41 (800) 225127 |
Seminartermine
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